博客园_神一样驴子

（转）Static MemoryLayout_shadow memory

2011-09-01T07:23:00Z

转载地址：http://www.cnblogs.com/kuwoyidai/archive/2010/10/15/1870455.html

常规内存(Conventional Memory)：系统内存的第一个640 KB就是著名的常规内存。每一个PC机用户随着时间的推移都更加清楚的知道它，(也更加恨它:)），它是标准DOS程序、DOS驱动程序、常驻内存程序等可用的区域，它们统统都被放置在00000h~9FFFFh之间。

上位内存区(Upper Memory Area)：系统内存的第一个1M内存顶端的384 KB（1024 KB - 640 KB）就是UMA，它紧随在常规内存之后。也就是说，第一个1M内存被分成640KB常规内存和384KB的UMA。这个区域是系统保留区域，用户程序不能使用它。它一部分被系统设备（CGA、VGA等）使用，另外一部分被用做ROM shadowing和Drivers。UMA使用内存区域A0000h~FFFFFh。
高端内存区(High Memory Area)：系统内存第2个1M内存的第一个64 KB区域，被称做HMA。从技术上讲，它属于扩展内存的第一个64 KB，但它和其他扩展内存区域所不同的是，它可以在real mode下被直接访问，其它的则不然。所以在DOS时代，后期的DOS版本允许用户通过配置将DOS本身放置在HMA，从而让用户可以有更多的常规内存可以使用。HMA占据地址100000h~10FFEFh。
扩展内存(Extended Memory)：从HMA结束的位置到系统物理内存的最大值之间的区域都属于扩展内存。当一个OS运行在Protected Mode时，它可以被访问，而在Real Mode下，则无法被访问(除非通过某些Hacker方法)。它的地址范围是10FFF0h~Last address of system momory(maximum of 4G-1M)。从技术上说，HMA也属于扩展内存，这依赖于你如何看待这个问题。

1.1.3 Upper Memory Area

PC机组织内存的方式有些让人感到困惑——欢迎来到最让人困惑的部分:)。在640 KB常规内存之上的384 KB部分被称为Upper Memory Area或者UMA，这是一个非常繁忙的地带。它非常重要，因为它是许多系统配置问题的根源。

UMA让人感到如此困惑的一个原因是它实际上是2个互相交叠的内存。这里存在一段占据物理地址A0000h~FFFFFh的RAM；然而，也有一段不同类型的ROM被影射到这段地址的大部分区间。其中，和ROM有相同地址的部分的RAM被系统隐藏了，它们被BIOS用做ROM shadowing。没有被隐藏的部分仍然可以被OS和Application使用。

为什么会造成这种情况？部分原因是为了实用：如果一台PC机有640 KB的常规内存，以及384 KB的UMA，那么你插在主板上的物理内存是连续的——没有一种实用的方法构造一个SIMM（Single In-line Memory Module，见本节末尾注解）为UMA留出一个384 KB的物理块（当然，从技术上可以做到，但成本比浪费这384 KB RAM的代价要高的多）。其它的主要原因是：RAM给你提供一种提高性能的选项，比如当你使用UMA存放drivers，或者UMA被用做ROM shadowing的时候。

RAM覆盖了整个384 KB区域，而ROM只覆盖了一部分。所以你可以这样考虑UMA中的RAM和ROM：RAM是放在桌子上的一条彩色的纸带，而ROM是一条同样尺寸的白色纸带，白色纸带被剪了一些洞，然后覆盖在彩带上面。那些有洞的部分露出的彩色部分就是可以供OS和应用程序使用的UMA RAM，剩余的部分就是ROM部分，OS和应用程序不能使用它们。

Address	First 16K (x0000h-x3FFFh)	Second 16K (x4000h-x7FFFh)	Third 16K (x8000h-xBFFFh)	Fourth 16K (xC000h-xFFFFh)
A0000- AFFFFh	VGA Graphics Mode Video RAM
B0000- BFFFFh	VGA Monochrome Text Mode Video RAM		VGA Color Text Mode Video RAM
C0000- CFFFFh	VGA Video BIOS ROM		IDE Hard Disk BIOS ROM	Optional Adapter ROM BIOS or RAM UMBs
D0000- DFFFFh	Optional Adapter ROM BIOS or RAM UMBs
E0000h- EFFFFh	System BIOS Plug and Play Extended Information
F0000- FFFFFh	System BIOS ROM

UMA的布局

下面是对上面表格中内容的概要介绍:

VGA Graphics Mode Video RAM: 内存A0000h~AFFFFh的64 KB块被系统保留作为VGA图形显示内存。最初的VGA是320x200，256色模式，这种模式需要64,000 bytes。当然现代显卡使用更多的内存。这个RAM区域被系统保留，应用程序被禁止使用它。
VGA Monochrome Text Mode Video RAM: 当显卡处于单色文本模式时，会使用这32 KB RAM。然而，在现代系统中，显卡已经几乎不使用黑白文本模式；即使当需要显示黑白文本的时候，也只会使用彩色文本模式黑白色彩来显示黑白文本而已。在某些环境下，这块内存可以被用做驱动程序，来节省常规内存的空间。
VGA Color Text Mode Video RAM: 当显卡处于彩色文本模式时，会使用这32 KB RAM。这个RAM区域被系统保留，应用程序被禁止使用它。
VGA Video BIOS ROM: C0000~C7FFFh是Video BIOS ROM的内存位置。Video BIOS ROM中包含着被Video Card使用的代码。注意这块ROM里存放的是BIOS INT 10H所使用的服务代码，而不是被Video Card显示的数据，如果是显示数据，就应该被放置在RAM中。
IDE Hard Disk BIOS ROM: C8000h 是存放控制IDE Hard Disk的BIOS的默认位置。在系统被启动的阶段，这块BIOS代码将会被调用。
Optional Adapter ROM BIOS or RAM UMBs: CC000h ~ DFFFFh 之间的内存块可以被PC厂商随意使用。这块内存可以被Hardware Adapters用来存放ROM代码（例如，一些网卡，或者SCSI host adapters）。也可以被用做进行Loading Drivers的上位内存块RAM。这块内存通常是空的，除非你使用了那些刚才被提及的特殊硬件。
System BIOS Plug and Play Extended Information: E0000h ~ EFFFFh 之间的内存被Plug and Play BIOSes用来存放它的Extended System Configuration Data (ESCD)。
System BIOS ROM: UMA的最后64K区域被用来存放system BIOS代码。

以下表格中列出了除Video RAM之外的UMA内存布局：

Address Width Content Description

C000:0   -   EGA/VGA BIOS ROM (thru C7FF)
C400:0     -            Video adapter ROM space
C600:0 256bytes PGA communication area
C800:0 16K   Hard disk adapter BIOS ROM
C800:5 -   XT Hard disk ROM format, AH=Drive, AL=Interleave
D000:0 32K   Cluster adapter BIOS ROM
D800:0 -   PCjr conventional software cartridge address
E000:0 64K   Expansion ROM space (hardwired on AT+)
     -         128K          PS/2 System ROM (thru F000)
F000:0 -   System monitor ROM
- -   PCjr: software cartridge override address
F400:0 -   System expansion ROMs
F600:0 -   IBM ROM BASIC (AT)
F800:0 -   PCjr software cartridge override address
FC00:0 -   BIOS ROM
FF00:0 -   System ROM
FFA6:E -   ROM graphics character table
FFFF:0 -   ROM bootstrap code
FFFF:5 8 bytes     ROM date (not applicable for all clones)
FFFF:E 1byte   ROM machine id

在绝大多数PC中，UMA中包含一个384 KB的RAM内存。如果UMA区域中的任何地址被ROM使用，那么这个地址后面的RAM就被系统隐藏了。然而，这并不意味着这些被隐藏的RAM被浪费了。

对于这些被用做System ROM和Video ROM的ROM来说，它的一个问题就是它比RAM的访问速度要慢。ROM的访问时间一般为120到200纳秒，而RAM的访问时间一般为50到70纳秒；更何况，系统RAM一次访问32-bit，而ROM是16-bit。结果就是，相对于访问系统内存，访问BIOS代码是非常慢的。

所以，我肯定你已经知道我要说什么了：既然在ROM的后面隐藏着RAM，我们可以将ROM中的内容影射到RAM中以提高性能。事实上，绝大多数系统也是这么做的，这被叫做ROM Shadowing。你可以通过一组BIOS参数来控制哪些ROM区域被影射到RAM中。

当一个内存区域的shadowing被通过配置BIOS参数打开的话，如果PC机被加电，则在机器启动的过程中，BIOS会将ROM中的内容拷贝到相应的RAM中(应该是先copy到0-640k，然后在北桥芯片里调整PAM register使其地址线对应到相应的RAM,在解压到这段RAM)，然后将这段RAM设为写保护，然后禁止使用ROM。这个时候，这些RAM就看起来象ROM一样了。只不过性能要高于真正的ROM。

本文链接

（转）system verilog 初探

2011-08-11T09:00:00Z

转载地址：http://blog.ednchina.com/windzjy/310477/Message.aspx#

转载请声明：

http://space.ednchina.com/Blog/post.aspx?id=310477

这是一个sv的验证平台的基本框架，自己画的，对错待证！

1，关于clocking block

举例如下：

待证设计

module COUNTER (input Clock, Reset, Enable, Load, UpDn, input [7:0] Data, output reg[7:0] Q);
always @(posedge Clock or posedge Reset)
if (Reset)
Q <= 0;
else if (Enable)
begin
     if (Load)
        Q <= Data;
     else if (UpDn)
        Q <= Q + 1;
     else
        Q <= Q - 1;
end
endmodule

testbench：

module Test_Counter_w_clocking;
timeunit 1ns;
reg Clock = 0, Reset, Enable, Load, UpDn;
reg [7:0] Data;
wire [7:0] Q;
// Clock generator
always
begin
#5 Clock = 1;
#5 Clock = 0;
end
// Test program
program test_counter;
// SystemVerilog "clocking block"
// Clocking outputs are DUT inputs and vice versa
clocking cb_counter @(posedge Clock);
default input #1step output #4;
output negedge Reset;
output Enable, Load, UpDn, Data;
input Q;
endclocking // Apply the test stimulus

initial begin
// Set all inputs at the beginning
Enable = 0;
Load = 0;
UpDn = 1;
Reset = 1;
##1 cb_counter.Reset <= 0; // Will be applied 4ns after the clock!
##1 cb_counter.Enable <= 1;
##2 cb_counter.UpDn <= 0;
##4 cb_counter.UpDn <= 1;
// etc. ...
end

// Check the results - could combine with stimulus block
initial
begin
##1 // Sampled 1ps (or whatever the precision is) before posedge clock
##1 assert (cb_counter.Q == 8'b00000000);
##1 assert (cb_counter.Q == 8'b00000000);
##2 assert (cb_counter.Q == 8'b00000010);
##4 assert (cb_counter.Q == 8'b11111110);
// etc. ... end // Simulation stops automatically when both initials have been completed
endprogram

// Instance the counter
COUNTER G1 (Clock, Reset, Enable, Load, UpDn, Data, Q);
// Instance the test program - not required, because program will be
// instanced implicitly.
// test_COUNTER T1 ();
endmodule

自己分析的时序，如下图所示：

1,接口
interface chip_bus; // 定义接口
wire read_request, read_grant;
wire [7:0] address, data;
endinterface: chip_bus
module RAM (chip_bus io, // 使用接口
input clk);
// 可以使用io.read_request引用接口中的一个信号
endmodule
module CPU(chip_bus io, input clk);
...
endmodule

就像一个数据类型一样，可以用它来定义，或者说引用？

2，如果某些变量、函数或其它信息被设计中的所有模块共享，
那么我们就可以将它们作为全局声明和语句。全局声明和语句的一个使用实例如下：
reg error _flag; // 全局变量
function compare (...); // 全局函数
always @(error_flag) // 全局语句
...
module test;
chip1 u1 (...)
endmodule
module chip1 (...);
FSM u2 (...);
always @(data)
error_flag = compare(data, expected);
endmodule
module FSM (...);
...
always @(state)
error_flag = compare(state, expected);
endmodule
3，抽象数据类型
char
int
shortint
longint
byte
bit
logic,4 states
shortreal
void

logic类型能够以下面的任何一种方法赋值：
a,通过任意数目的过程赋值语句赋值，能够替代Verilog的reg类型；
b,通过单一的连续赋值语句赋值，能够有限制地替代Verilog的wire类型；
c,连接到一个单一原语的输出，能够有限制地替代Verilog的wire类型；
4,用户定义的数据类型
SystemVerilog通过使用typedef提供了一种方法来定义新的数据类型，
这一点与C语言类似。用户定义的类型可以与其它数据类型一样地使用在声明当中。例如：
typedef unsigned int uint;
uint a, b;

5，枚举类型
值从初始值0开始递增，但是我们可以显式地指定初始值。枚举类型的例子如下：
enum {red, yellow, green} RGB;
enum {WAIT=2’b01, LOAD, DONE} states;
我们还可以使用typedef为枚举类型指定一个名字，从而允许这个枚举类型可以在许多地方使用。例如：
typedef enum {FALSE=1’b0, TRUE} boolean;
boolean ready;
boolean test_complete;

6，结构体和联合体
在Verilog语言中不存在结构体或联合体，而结构体或联合体在将几个声明组合在一起的时候
非常有用。SystemVerilog增加了结构体和联合体，它们的声明语法类似于C。
struct {
reg [15:0] opcode;
reg [23:0] addr;
} IR;
union {
int I;
shortreal f;
} N;

结构体或联合体中的域可以通过在变量名和域名字之间插入句点（.）来引用：
IR.opcode = 1; // 设置IR变量中的opcode域
N.f = 0.0; // 将N设置成浮点数的值
我们可以使用typedef为结构体或联合体的定义指定一个名字。
typedef struct {
reg [7:0] opcode;
reg [23:0] addr;
} instruction; // 命名的结构体
instruction IR; // 结构体实例
一个结构体可以使用值的级联来完整地赋值，例如：
instruction = {5, 200}; //IR = {5,200}???jyz
结构体可以作为一个整体传递到函数或任务，也可以从函数或任务传递过来，也可以作为模块端口进行传递。

7，数组
8，assertions
assert (A == B); // Asserts that A equals B; if not, an error is generated
就是如果在这个时候A不等于B的话，那么就会报出一个错误的信息供你debug。

9,A class is a user-defined data type. Classes consist of data (called properties) and tasks
and functions to access the data (called methods). Classes are used in object-oriented programming.
In SystemVerilog, classes support the following aspects of object-orientation – encapsulation, data
hiding, inheritance and polymorphism.

10,Classes may be parameterised in the same way that modules may.
class #(parameter int N = 1) Register;

It is also possible to pass a data type to a class:
class #(parameter type T = int) Register; T data; ... endclass Register Rint;
// data is int Register #(bit [7:0]) Rint; // data is bit [7:0]

11,One of the key features of object-oriented programming is the ability to create new classes that are based on existing classes. A derived class by default inherits the properties and methods of its parent or base class. However, the derived class may add new properties and methods, or modify the inherited properties and methods. In other words, the new class is a more specialised version of the original class.
In SystemVerilog the syntax for deriving or inheriting one class from another is this:
class Derived extends BaseClass; // New and overridden property and method declarations. endclass
12,vitual class

Sometimes, it is useful to create a class without intending to create any objects of the class. The class exists simply as a base class from which other classes can be derived. In SystemVerilog this is called an abstract class and is declared by using the word virtual:
virtual class Register; ... endclass

13,Traditionally, simulation-based verification has used a directed testing approach. In other words,
a testbench implements tests using specific data values.
14,struct packed { bit [10:0] ID; // 11-bit identifier bit RTR; // reply required? bit [1:0] rsvd; // "reserved for expansion" bits bit [3:0] DLC; // 4-bit Data Length Code byte data[]; // data payload bit [14:0] CRC; // 15-bit checksum } message;
We have used struct packed to define a packed data structure. This means that the data structure can be packed into a single vector,

15,Constraints direct the random generator to choose values that satisfy the properties you specify in your constraints. Within the limits of your constraints, the values are still randomly chosen. The process of choosing values that satisfy the constraints is called solving. The verification tool that
does this is called the solver;

16,
SystemVerilog 3.1a adds important new constructs to Verilog-2001, including:
a, New data types: byte, shortint, int, longint, bit, logic, string, chandle.
b, Typedef, struct, union, tagged union, enum
c, Dynamic and associative arrays; queues
d, Classes
e, Automatic/static specification on a per variable instance basis
f, Packages and support for Compilation Units
g, Extensions to Always blocks for modelling combinational, latched or clocked processes
h, Jump Statements (return, break and continue)
i, Extensions to fork-join, disable and wait to support dynamic processes.
j, Interfaces to encapsulate communication
k, Clocking blocks to support cycle-based methodologies
l, Program blocks for describing tests
m, Randomization and constraints for random and directed-random verification
n, Procedural and concurrent assertions and Coverage for verification
o, Enhancements to events and new Mailbox and Semaphore built-in classes for inter-process communication.
p, The Direct Programming Interface, which allows C functions to be called directly from SystemVerilog (and vice versa) without using the PLI.
q, Assertions and Coverage Application Programming Interfaces (APIs) and extensions to the Verilog Procedural Interface
(VPI) – details of these are outside the scope of the SystemVerilog Golden Reference Guide

17,The clocking event of a clocking block can be accessed directly by using the clocking block name, e.g. @(cb) is equivalent to @(posedge Clk).

18,将设计的端口和测试的端口放在同一个interface中，引用的时候可以只引用内部的一个modport

19，The program block can read and write all signals in modules, and can call
routines in modules, but a module has no visibility into a program.
用于模块之间进行交互的。

20,However, using a module to
hold the testbench often causes timing problems around driving and sampling,
so SystemVerilog introduces the program block to separate the testbench,
both logically and temporally.

21,The simplest interface is just a bundle of nondirectional signals. Use
logic so you can drive the signals from procedural statements.

22,The modport construct
in an interface lets you group signals and specify directions.仅仅是interface的一个子集而已。

23，you should always declare your
program block as automatic so that it behaves more like the
routines in stack-based languages you may have worked with,
such as C.

24,In SystemVerilog you can put tasks, functions, classes, and initial
blocks in a program, but not always blocks.

25,fork join_none指的是到了该执行这个语句块的是，不执行，然后执行，该语句块后面的语句。然后再执行该语句块。
   fork join_any，执行完第一个以后

   fork...join_none is non-blocking, so all processes in the
fork...join_none start at the same time as the code following the
fork......join_none and the following code continues on.

fork
task_that_may_lock_up;

begin
repeat(10000)
begin
@(posedge clk);
end

$display("Error: Possible lock-up in task_that_may_lock_up");
end
join_any

// Finish will be called even if task_that_may_lock_up never completes
$finish;

（转）systemverilog学习之 FORK JOIN语句

2011-08-11T08:06:00Z

版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明
 http://mathon.blogbus.com/logs/2050927.html

发现了一个不错的VERILOG学习网站,以后可以经常去看一下

http://www.fpgatech.net/onlineresource/systemverilog31a/systemverilog31a.html?frmname=topic&frmfile=00603.html

fork...join能够从它的每一个并行语句中产生并发进程。

fork...join块的声明语法如下：

Copy Code

par_block ::= // 引用自附录A.6.3
fork [: block_identifier] {block_item_declaration} {statement_or_null}
join_keyword [: block_identifier]

join_keyword ::= join | join_any | join_none

语法 9-1—Fork...join块语法（摘录自附录A）

fork...join块可以指定一条或多条语句，每一条语句都应该作为并发进程执行。Verilog fork...join块总是引起执行fork语句的进程阻塞直到所有分支进程中止。通过加入join_any和join_none关键字，SystemVerilog提供了三种选择来指定父进程何时恢复执行。

表 9-1: fork...join控制选项

选项	描述
join	父进程会阻塞直到这个分支产生的所有进程结束。
join_any	父进程会阻塞直到这个分支产生的任意一个进程结束。
join_none	父进程会继续与这个分支产生的所有进程并发执行。在父线程执行一条阻塞语句之前，产生的进程不会启动执行。

在定义一个fork...join块的时候，将整个分叉封装在一个begin...end块中会引起整个块作为单个进程执行，其中每条语句顺序地执行。

Copy Code

fork
begin
statement1; // 一个带有2条语句的进程
statement2;
end
join

在下面的例子中，包含两个进程分支，第一个等待20ns，第二个等待命名事件eventA被触发。因为指定了join关键字，父进程应该阻塞直到这两个进程结束；也就是说，直到过了20ns并且eventA被触发。

Copy Code

fork
begin
$display("First Block\n");
#20ns;
end
begin
$display("Second Block\n");
@eventA;
end
join

在一个fork...join语句的关联文中使用return语句是非法的，并且会导致一个编译错误。例如：

Copy Code

task wait_20;
fork
#20;
return; // 非法的：不能返回；任务位于另外一个进程中
join_none
endtask

只要fork...join块作用范围内声明的自动变量进入它们的作用范围，在产生任何进程之前，这些自动变量应该被初始化成它们的初始值。这些变量对于循环结构产生的进程存储唯一的、每次都交互的数据非常有用。例如：

Copy Code

initial
for(int j = 1; j <= 3; ++j)
fork
automatic int k = j; // 对每一个j值的本地拷贝
#k $write("%0d", k);
begin
automatic int m = j; // m的值是不确定的
...
end
join_none

上面的例子的输出为：123。

另：http://verificationacademy.com/forum/main-ovm-forum/10089-practicle-application-fork-joinnone

Whenever you fork, you spawn off a set of new concurrent child processes from a parent process. The difference between the join, join_any, and join_none statements is in what the parent process does after the children are spawned off.

join - parent process blocks (waits) until all child processes complete and return, then it continues to the next statement after the join

join_any - parent process blocks (waits) until any child completes (i.e. the first to complete), then it continues to the next statement after the join_any

join_none - parent process does not block. Execution continues to the next statement after the join_none. Child processes are scheduled to start, but do not start until the parent encounters a blocking statement (#, @, wait)

join_none is useful when you want to start off a bunch of on-going processes, such as monitor processes that independently watch for interesting activity, or when you want to start up several independent stimulus generation processes. In both cases, you don't really care about when or even if the child processes finish.

join_any is useful when you want to start a child process, but you want to have a "timeout" so that execution in the parent can continue after either the child finished, or the timeout time has expired, whichever comes firs

本文链接

（转）Altera的几个常用的Synthesis attributes

2010-12-24T07:03:00Z

地址链接：http://hi.baidu.com/pioneer0059/blog/item/69a308db1f06212610df9b31.html

各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。

语法为：

/* synthesis, <any_company_specific_attribute = value_or_optional_value */

下面就是Altera的几个常用的Synthesis attributes

Noprune

A Verilog HDL synthesis attribute that prevents the Quartus II software from removing a register that does not directly or indirectly feed a top-level output or bidir pin.

For example:

reg reg1 /* synthesis noprune */;

keep

A Verilog HDL synthesis attribute that directs Analysis & Synthesis to not minimize or remove a particular net when optimizing combinational logic.

For example:

wire keep_wire /* synthesis keep */;

preserve

A Verilog HDL synthesis attribute that directs Analysis & Synthesis to not minimize or remove a particular register when eliminating redundant registers or registers with constant drivers.

For example:

reg reg1 /* synthesis preserve */;

ram_init_file

A Verilog HDL synthesis attribute that specifies initial contents of an inferred memory.

For example:

reg [7:0] mem[0:255] /* synthesis ram_init_file = " my_init_file.mif" */;

ramstyle

A Verilog HDL synthesis attribute that specifies the type of TriMatrix Memory block to use when implementing an inferred RAM.

M512", "M4K", "M9K", "M144K", "MLAB", "M-RAM”

For example:

reg [0:7] my_ram[0:63] /* synthesis ramstyle = "M512" */;

translate_off or translate_on

Verilog HDL synthesis directives that direct Analysis & Synthesis to ignore portions of the design code that are specific to simulation and not relevant to logic synthesis.

For example:

parameter tpd = 2; // Generic delays

// synthesis translate_off

#tpd;

// synthesis translate_on

关于状态机有下面三个综合属性:

full_case
A Verilog HDL synthesis attribute that directs Analysis & Synthesis to treat unspecified state values in a Verilog Design File Case Statement as don't care values, and therefore to treat the Case Statement as "full".

仅用于Verilog ,与case 语句一起使用表明所有可能的状态都已经给出不需要其他逻辑保持信号的值.

module full_case (a, sel, y);
   input [3:0] a;
   input [1:0] sel;
   output y;
   reg y;
   always @(a or sel)                case (sel)      // synthesis full_case
         2'b00: y="a"[0];
         2'b01: y="a"[1];
         2'b10: y="a"[2];
      endcase
endmodule

parallel_case
A Verilog HDL synthesis attribute that directs Analysis & Synthesis to implement parallel logic rather than a priority scheme for all case item expressions in a Verilog Design File Case Statement.

仅用于Verilog ,与case 语句一起使用强制生成一个并行的多路选择结构而不是一个优
先译码结构.

module parallel_case (sel, a, b, c);
   input [2:0] sel;
   output a, b, c;
   reg a, b, c;
   always @(sel)                  begin
      {a, b, c} = 3'b0;
      casez (sel)                // synthesis parallel_case
         3'b1??: a = 1'b1;
         3'b?1?: b = 1'b1;
         3'b??1: c = 1'b1;
      endcase
   end
endmodule

syn_encoding
A Verilog HDL synthesis attribute that determines how the Quartus II software should encode the states of an inferred state machine.
强制重新状态机的状态编码方式.有default,one-hot,sequential,gray,johnson,compact,user几种编码方式

(* syn_encoding = "user" *) reg [1:0] state;
parameter init = 0, last = 3, next = 1, later = 2;

always @ (state) begin
case (state)
init:
out = 2'b01;
next:
out = 2'b10;
later:
out = 2'b11;
last:
out = 2'b00;
endcase
end

In the above example, the states will be encoded as follows:

init   = "00"
last   = "11"
next   = "01"
later   = "10"

本文链接

（转）PrimeTime分析流程

2010-11-06T03:02:00Z

原文链接：http://blog.ednchina.com/olivernie/1812243/message.aspx

来源于PrimeTime用户手册

本文链接

（转）set_input_delay/ set_output_delay之图解

2010-11-04T14:58:00Z

转载地址：http://article.ednchina.com/Other/20090206075509.htm

　EDN博客精华文章作者：codeman

在edn上看到很多仁兄的文章大受启发也写写自己的理解一同讨论

set_input_delay/ set_output_delay

在与时钟选项定义的时钟相关的输入port上定义data arrival TIme，可将输入延时定义与上升沿或下降沿相关。

如果输入延时与简单的生成时钟相关，到生成时钟的clock arrival time要加到data arrival time上。

输入延时可以定义与时钟网络中的port相关，到参考port的clock arrival time要加到data arrival time上。

输入延时可以包含时钟源延时，默认条件下，相关的时钟源延时加到输入延时上；但是，当定义-source_latency_included选项时，时钟源延时不要相加，因为它并没有用作为input delay value的时序因素。

max用在时钟建立时间或恢复(recovery)校验上，min用于时钟保持时钟或移除(removal)校验上。

以上内容摘自Quartus help，基本定义edn上很多仁兄已经讲的很清楚了。

看下面简单的例子，两级触发器，来自

http://www.altera.com.cn/support/examples/timequest/exm-timequest.html

设计图：

点击看原图

很简单的例子，仅仅加时钟周期约束的条件下，用TimeQuest分析仅会得到一路path的分析，reg1 to reg2，时序图如下：

这张图已经有人做过了仔细的分析，可以清楚地看到各个参数的大小。

下面三张图是加约束后的时序分析图，所加的条件是：

set_input_delay -clock { clk_in } -add_delay 1.200 [get_ports {data_in}]

set_output_delay -clock { clk_in } -add_delay 2.000 [get_ports data_out]

重新运行TimeQuest，可以看到3个path分析

1) data_in to reg1

2) reg1 to reg2

3) reg2 to data_out

可以看到，输入路径在data arrival time上加上了input delay；输出路径在data required time上减去了output delay;分别表现为对setup和hold时间的影响。

本文链接

（转）深入剖析I/O约束

2010-11-04T14:49:00Z

转载地址：http://article.ednchina.com/Other/20090206080207.htm

　EDN博客精华文章作者：ilove314

题记：时序分析摸索了很久，看了很多资料，也反反复复的对比总结，然后思考。现在总算有点大彻大悟的感觉了，但是还不够有些东西理解的可能还不是那么深入透彻，也喜欢把自己的思考过的东西拿出来和大家分享，更是希望大家能提出一些看法，在不断的讨论总结中才会有进步。

Quartus II TImeQuest Timing Analyzer综合设计约束支持设计管脚的约束。这些约束允许Quartus II TimeQuest Timing Analyzer执行系统静态时序分析，不仅包括FPGA的时序，而且包括了任何外部器件的时序以及板级时序参数。

输入输出延时 Input and Output Delay

使用输入输出延时约束来指定任何外部器件或者板级参数。当您应用这些约束，Quartus II TimeQuest Timing Analyzer将在整个系统执行静态时序分析。

设置输入延时 Set Input Delay

set_input_delay约束指定了某个管脚（器件I/O）关于给定时钟的数据到达时间。Figure 6–26 展示了一个输入延时的路径。

使用set_input_delay命令来指定设计管脚的输入延时。Example 6–18展示了set_input_delay命令及选项。

Table 6–14. set_input_delay Command Options

点击看原图

如果您仅仅为输入延时值指定一个-max或者-min值，将会出现警告信息。此时未设定的输入最小延时值或输入最大延时值的缺省值和另一方相同。同样地，如果你仅仅为延时值指定一个-rise或者-fall值，也会出现警告信息。该默认延时值也会以和输入最大和最小延时值一样的方式设置。

最大值被用于建立时间检测，而最小值被用于保持时间检测。

默认情况下，输入延时（min/max, rise/fall）设置仅仅允许为一个clock, -clock_fall, -reference_pin组合。为一个相同的管脚指定输入延时值，若不想移除这些不同的clock, -clock_fall, 或者-reference_pin原先的输入延时设置，你必须指定-add_delay选项。当你指定了-add_delay选项，最坏的情况值将被采用。

-rise和-fall选项是相互排斥的，-min和-max选项也是相互排斥的。

设置输出延时 Set Output Delay

set_output_delay命令指定一个给定时钟相关管脚（器件管脚）的数据需要时间。使用set_output_delay命令指定设计管脚的输出延时约束。Figure 6–27展示了一个输出延时路径。

各命令选项和set_input_delay类似，这里略过。

其它说明和set_input_delay类似，这里也略过。

下面对I/O约束中关键的输入（输出）最大（最小）延时的概念做一些阐述。

点击看原图

从上图可以看到，输入最大/最小延时是针对外部器件的一些特性而进行设置的。所谓输入最大延时（这里先假设系统处于一个理想状态，即外部器件和FPGA共用一个时钟源，并且不考虑时钟偏斜，就是说时钟同步到达外部器件和FPGA的锁存沿），就是从时钟的发射沿算起，数据经过外部器件的最大Tco延时+PCB走线延时；而输入最小延时，就是数据经过外部器件的最小Tco延时+PCB走线的延时。这个时间和FPGA内部的建立保持时间又有怎样的关系呢？

和一般的时序分析一样，外部器件输入到FPGA的数据也必须满足建立保持时间要求，输入最大延时通俗的理解就是外部器件的数据到达FPGA端口的最晚时间，这个最晚时间可不能太晚，必须考虑FPGA内部锁存这个数据的建立时间Tsu。如果数据晚到时钟的锁存沿前的Tsu时间还没有到达，那么时钟就无法锁存这个数据了。那么就会出现时序违规了，所以，这个输入最大延时需要满足的第一个条件就是Tsu+输入最大延时<时钟周期TCLK（即上图的第一个公式）。

同理，这个数据要到达FPGA最快的时间称之为输入最小延时。这个最快时间也不能太快，试想想，如果在时钟的发射沿外部器件里的数据在非常短的时间内通过了外部器件的Tco和PCB走线，到达FPGA端口时，假设此时FPGA正出于上一个从外部器件传递来的数据的保持时间Th内，那么新到达的数据势必会破坏了前一个数据的保持时间，这也会造成时序违规。这么说来，这个输入最小延时也不能太小，也必须满足一定的条件，这个条件就是：Th<输入最小延时（即上图的第二个公式）。

讨论了这么多，相信你该理解了。那么我们再加上PCB时钟偏斜，时钟偏斜的概念我也不多说，你可以理解为这个参数是源时钟在PCB布线传输信号到达相应的锁存端口时间是会有一定偏差的，那么这个偏差就是PCB时钟偏斜，那么为什么是减去这个值而不是加上这个值呢？你可以理解这个PCB时钟偏斜值=时钟源到达FPGA端口时间-时钟源到达外部器件端口时间，然后～～慢慢消化吧！

建议大家参看Wind330博友的文章《同步时序约束之INPUT_DELAY详解》：

http://blog.ednchina.com/wind330/194897/message.aspx

输入最大/最小延时的概念说的很明白了，至于输出最大/最小延时的理解也很类似。上图的第一个公式其实和输入最大/最小延时的第一个公式有异曲同工之妙，只是把减数的位置互换了一下，不难理解。

但是第二个公式，我个人理解和altera官方的教程里提出来的不太一样，我的理解是这样的：FPGA输出数据达到外部器件输入管脚最快的时间=Tco+PCB布线延时，而根据输入最大/最小延时中第二个公式的分析，外部器件的Th应该小于上面的值，即外部器件的Th< Tco+PCB布线延时（先不讨论PCB时钟偏斜），那么Tco>Th-PCB布线延时才对，而不是Tco>输出最小延时=Th+PCB布线延时。

上面是我对这个公式的理解，也许分析得不对，期待高手指点！

本文链接

优秀的数字前后端设计工程师需要具备什么能力？

2010-10-31T10:00:00Z

<前端>
精通verilog(包括2001)的编程，仿真，测试
充分掌握逻辑综合和时序分析
理解前端经常使用的各种库的格式和内容，比如.v, .lib
了解某个应用领域的知识
学会使用FPGA测试代码
具备DFT的基本概念

<后端>
熟悉后端流程，(IO plan, floorplan, power flan, place, CTS, route)
熟练掌握一种后端工具的使用
学会如何使用工具分析功耗及其对设计的影响，(static/dynamic IR-drop, EM等)
学会使用工具分析和解决cross talk问题
精通时序分析
理解后端常用库和文件的格式，内容，生成和转换，比如: .lib, spice, lef, def
精通一种unix script语言，现在大多用perl，也可以用awk。(TCL不是unix script语言，但是也一定要会)
十分了解circuit design及其工具 (为DRC/LVS准备的)
具备DFT的基本概念
了解package design的种类和过程

一个优秀的后端工程师要能够在复杂的结果中，识别出问题的真假，比如时序上的违反，找出解决问题或者防止问题发生的方法，然后灵活有效地使用工具来达到你的要求。

本文链接

（转）大端模式和小端模式

2010-10-19T03:04:00Z

原文地址：http://www.cnblogs.com/TsuiLei/archive/2008/10/29/1322504.html

大端格式：

在这种格式中，字数据的高字节存储在低地址中，而字数据的低字节则存放在高地址中。

小端格式：

与大端存储格式相反，在小端存储格式中，低地址中存放的是字数据的低字节，高地址存放的是字数据的高字节。

请写一个C函数，若处理器是Big_endian的，则返回0；若是Little_endian的，则返回1

解答：

int checkCPU( )

{

union w

{

int a;

char b;

} c;

c.a = 1;

return(c.b ==1);

}

剖析：

嵌入式系统开发者应该对Little-endian和Big-endian模式非常了解。例如，16bit宽的数0x1234在Little-endian模式CPU内存中的存放方式（假设从地址0x4000开始存放）为：

内存地址	0x4000	0x4001
存放内容	0x34	0x12

而在Big-endian模式CPU内存中的存放方式则为：

内存地址	0x4000	0x4001
存放内容	0x12	0x34

32bit宽的数0x12345678在Little-endian模式CPU内存中的存放方式（假设从地址0x4000开始存放）为：

内存地址	0x4000	0x4001	0x4002	0x4003
存放内容	0x78	0x56	0x34	0x12

而在Big-endian模式CPU内存中的存放方式则为：

内存地址	0x4000	0x4001	0x4002	0x4003
存放内容	0x12	0x34	0x56	0x78

联合体union的存放顺序是所有成员都从低地址开始存放。

=============== 呵呵还是附上另一段代码吧，摘自一个开源项目 ====

int big_endian (void)

{

   union{
      long l;
      char c[sizeof(long)];
       }u;

       u.l = 1;
       return (u.c[sizeof(long) - 1] == 1);
     }

有时候，用C语言写程序时需要知道是大端模式还是小端模式。所谓的大端模式，是指数据的低位保存在内存的高地址中，而数据的高位，保存在内存的低地址中；所谓的小端模式，是指数据的低位保存在内存的低地址中，而数据的高位保存在内存的高地址中。为什么会有大小端模式之分呢？这是因为在计算机系统中，我们是以字节为单位的，每个地址单元都对应着一个字节，一个字节为8bit。但是在C语言中除了8bit的char之外，还有16bit的short型，32bit的long型（要看具体的编译器），另外，对于位数大于8位的处理器，例如16位或者32位的处理器，由于寄存器宽度大于一个字节，那么必然存在着一个如果将多个字节安排的问题。因此就导致了大端存储模式和小端存储模式。例如一个16bit的short型x，在内存中的地址为0x0010，x的值为0x1122，那么0x11为高字节，0x22为低字节。对于大端模式，就将0x11放在低地址中，即0x0010中，0x22放在高地址中，即0x0011中。小端模式，刚好相反。我们常用的X86结构是小端模式，而KEIL C51则为大端模式。很多的ARM，DSP都为小端模式。有些ARM处理器还可以由硬件来选择是大端模式还是小端模式。

下面这段代码可以用来测试一下你的编译器是大端模式还是小端模式：

short int x;

char x0,x1;

x=0x1122;

x0=((char*)&x)[0]; //低地址单元
x1=((char*)&x)[1]; //高地址单元

若x0=0x11,则是大端; 若x0=0x22,则是小端......

本文链接

（转）USB体系结构

2010-09-29T09:16:00Z

转载地址：http://blog.ednchina.com/zenhuateng/203584/Message.aspx

USB总线接口层：物理连接、电气信号环境、信息包传输机制；主机一方由USB主控制器和根集线器组成，而USB方则由设备中的USB接口组成。

USB设备层：由主机方的USB系统软件和设备方的USB设备逻辑视图组成。

USB功能层：代表客户软件和一个给定的设备功能接口之间的关系。

USB系统软件执行很多关键的功能，包括：

设备的连接/断开检测；设备配置；带宽分配；管理客户程序和设备之间的控制流；管理客户程序和设备之间的数据流；收集状态和事务处理的统计信息；事务处理的安排；控制电气接口。

一套USB系统软件存在于系统中,用于管理所有和USB总线相连的所有USB设备的访问。USB系统软件是由于以下部分组成的：

USB驱动程序（USBD）---为客户软件驱动程序提供接口和服务，分配总线带宽，并管理配置过程；

USB主控制器驱动程序（HCD）---控制对主控制器的操作，安排事务处理，并监视事务处理的完成状态。

当一个事务处理被主机系统初始化以后，所有的传输设备和所有的集线器将看到这一务处理。每个事务处理包含一个地址字段，它标识目标设备或集线器，低速设备只能看见低速事务处理，它总是跟在一个高带的前导事务处理之后。

USB信号环境

USB采用了NRZI（反相非归零）编码和差分信号。NRZI编码方式既能够确保数据发送的完整性，双不需要独立的时钟信号和数据一起发送。数据流中的电平跳变代表0，而没有跳变则代表1。为保持同步，在连续传输6个1的情况下，强制在NRZI编码的数据流中加入跳变。这就确保接收器至少可以在每7个位的时间间隔内从数据流中会检测到一次跳动变。

一个USB的集线器通过监视差分数据线来检测设备是否已连接到自己的一个端口上。当没有设备连接到USB端口时，和D+和D-线相连的下拉电阻（15K）保证数据线接地，USB设备必须至少在D+和D-线的任意一条上有一个上拉电阻（1.5K）。全速设备D+上拉，低速设备D-上拉。保持时间2.5us。

USB传输

中断传输---用于在传统PC产品中被称为中断驱动设备的器件。由于USB不支持硬件中断，所以中断驱动的USB设备必须要被周期性地查询，以确定设备是否有数据要传输。

块传输---用于传输大块的没有周期和传输速率要求的数据。

同步传输---要求有一个恒定的发送速率。保证发送方和接收方之间能够实现传输率的匹配。

控制传输---用来把特定的请求传送给USB设备，它经常在设备配置中被使用。

USB事务处理

在USB上的每次传输广播都由一些信息包组成。这些信息包组合起来定义某个事务处理而某个事务处理又是作为一个大的传输的一部分执行的。事务处理由主机进行初始化，用于把数据发送到USB设备和从USB设备把数据发送出去。

事务处理般由三个阶段(令牌包阶段、数据包阶段、握手包阶段)组成，或者说由信息包组成。

令牌包阶段：每一个事务处理类型都从一个令牌阶段开始，它定义了事务处理的类型。有的令牌包跟随一个到两个附加的信息包；

数据包阶段：传输相关的数据。在一个事务处理中可以传输的最大数据包是1023字节。

握手阶段：对数据发送方提供了一个反馈信号，通知发送方数据是否已经被正确接收。

信息包有用来执行所有的USB事务处理的机制。

同步序列

包ID（标识符）

包特定信息

CRC

包结束标志

信息包

同步序列由8个位（00000001）组成，由于0用差分数据上的电平跳变来编码，所以这7个0在每一位开始的时候都建立一个电平跳变。这就提供了一个时钟，用来同步。同步性序列还通知USB接收器马上要有一个信息包被发送，这个信息包紧跟在这8位同步序列之后。

信息包的标识符定义了信息包的目标和内容，它分为令牌包、数据包、握手包、专用包（前导包）。

信息包的ID：由四位标识符字段组成，后接四位包ID的反码。

信息包的特定信息：这些信息可以组成一个USB设备地址，一个时间片的序列，从USB设备发出或者发送到USB设备的数据，等等。

CRC：数据包使用16位的CRC，而别的包则5位的CRC。CRC的产生和检验仅仅用于信息包的具体数据。

信息包的结束(EOP)：每个信息饭结束都收发送方发出一个信号来表示，具体方法是把两条差分数据线上的电压降低，并且这个低电压将持续两个位的传输时间，而且后接一个位的空闲时间。

令牌包的四种类型：

SOF（时间片开始）-----指出下一个毫秒时间的开始；

IN-----表示一个USB事务处理，把数据从目标USB设备发送到系统；

OUT-----表示一个USB事务处理，把数据从系统发送到目标USB设备；

SETUP-----表示一次控制传输的开始。SETUP是控制传输的第一阶段，并用来把一个请求从系统发往目标USB设备。

SOF包内含有一个11位的时间片编号。SOF包定义了一个事务处理，它仅仅由令牌包组成。

同步序列

包ID（标识符）

11位的时间片编号

5位CRC

包结束标志

当软件希望从一个指定的设备读取信息时，就用到一个IN令牌。IN包通知目标USB设备数据正在被系统请求。IN事务处理用于各种USB传输类型中。一个IN令牌包由ID类型字段、ID校验字段、USB设备地址和端点地址以及5位的CRC组成。一个IN事务处理从一个IN包广播开始，后接一个从目标USB设备返回的数据包。在某些情况，还包括发回到目标设备的握手包，用来确认数据接收。

系统软件指定一个OUT事务处理，当数据发送到一个目标USB设备时，有三种类型的传输采用OUT事务处理，块传输、控制传输的数据阶段、同步传输。一个OUT包由ID类型字段、ID校验字段、USB设备地址和端点地址以及5位的CRC组成。OUT令牌包后跟随一个数据包和一个握手包（仅用于块传输）。

SETUP包仅仅在控制传输的建立阶段使用。SETUP包后跟随着一个数据包，和一个确认包。SETUP事务处理可以跟随一个或多个IN或OUT事务处理（数据阶段）。或者可以仅仅伴随一个状态阶段，状态阶段由一个最后的数据包组成，它从端点传向主机系统。一个SETUP包由ID类型字段、ID校验字段、USB设备地址和端点地址以及5位的CRC组成。

数据包---Data0和Data1

数据包的传输方向由事务处理类型确定，数据既可以传向USB也可以从USB设备传出。一个数据包由ID类型字段、ID校验字段、数据字段(0-1023字节)和16位CRC。

USB设备使用握手包来报告一个给定的事务处理的状态。数据的接收器负责给发送方发回一个握手包。

确认包（ACK）---确认数据包被无错误地接收了；

非确认包（NACK）---报告主机目标设备暂时不能接收返回的数据。在中断事务处理中，NACK表示当前没有数据可以返回到主机。

停止包（STALL）---目标设备用来报告它不能完成传输，并且要求软件进行干预，使设备从停止状态恢复。

前导包

在广播一个低速信息包之前，必须广播一个前导包，通知所有的集线器在这个前导包后面跟随一个低速的事务处理。前导包由一个同步序列和一个包的ID组成的，该包以全速传输。之后延迟四个全速位的传输时间。

事务处理

IN事务处理：数据被无错误地接收；（主机发送ACK包）

数据接收的时候有错误；（没有握手包）

目标设备暂时不能返回数据；（USB设备返回NAK包）

错误状态被清除之前，目标不能返回数据；（USB设备返回STALL停止包）

发生了一次同步传输，返回数据，没有握手运作。

OUT事务处理：数据被无错误地发送；（USB设备返回ACK包）

数据发送出错；（没有握手包）

目标设备暂时不能接收数据；（USB设备返回NAK包）

错误状态被清除之前，目标不能接收数据；（目标设备返回STALL停止包）

发生了一次同步传输，数据被发送到目标设备，没有握手运作。

SETUP事务处理/控制传输:控制传输总是从一个SETUP事务处理开始，称为建立阶段。建立阶段定义控制传输的性质。某些控制传输包括一个数据阶段，该数据阶段由一个或几个IN或OUT事务处理组成。控制传输的最终阶段是状态阶段。该阶段确认所要求的操作已经成功完成了。控制传输以两种基本基本形式存在：①传输由建立阶段和状态阶段组成②传输由建立阶段、数据阶段和状态阶段组成。

SETUP事务处理的数据阶段包括8字节的信息，该信息指出了大量用于定义将被执行的设备请求信息。

错误恢复

信息包错误检查；

错误EOP；

总线超时（没有响应）；

数据触发器错误检查；

串扰---在时间片结束之后发年事务处理；

LOA---总线活动丢失。

三种类型的包错误：包ID（PID）；CRC；位填充错误。发生以上错误，接收方忽略这个信息包，并且不会返回一个信息包。

信息包的类型和CRC

信息包的类型	字段名	字段的最大长度	CRC
SOF	时间片编号	11位	5位
IN	设备地址和端点地址	11位	5位
OUT	设备地址和端点地址	11位	5位
SETUP	设备地址和端点地址	11位	5位
DATA0	数据	1023字节	16位
DATA1	数据	1023字节	16位
ACK	无	无	无
NAK	无	无	无
STALL	无	无	无
PREAMBLE	无	无	无

总线超时：事务处理的发送方在16个位时间内一定不会超时，但是在18个位时间后则一定时。

错误的EOP:如果接收方在发送方实际完成传输之前检测到包的结束(EOP)。错误的EOP往往会导致一个CRC错误。

数据触发出错：数据触发是一种机制，用来确保数据传输的发送方和接收方之间保持同步。数据触发机制解决了和握手包出错相关的问题。

串扰：如果在总线上的一个设备没有结束它的事务处理（不停地串扰），这种不断的串扰有可能对整个总线造成死锁。串扰在时间片结束时被检测到，如果设备在时间片结束时不处于空闲状态，那么这个设备必须被隔离，方法是把和这个设备相连的集线器端口禁止掉。

LOA---总线活动丢失：一个设备从一个包的传输开始，后接总线上的一个恒定的J或K状态，而且没有EOP。检测和处理类似串扰。

USB供电分配

USB电源管理

USB设备配置

设备描述符-----描述了设备所支持的配置的数量；

配置描述符-----指出了一个或多个接口而且定义了某些和这个配置相关的属性；

接口描述符-----定义了端点的数量，它们和接口相关，而且定义了某些和接口相关的属性；

端点描述符-----指出了和给定的端点相关的属性，以及那些主机软件需要的信息，这些信息可以确定这个端点应该怎样被访问；

字符串描述符-----可选的描述符，由UNICODE字符串组成。

类特定描述符-----设备类附加的描述符。

每一个描述符都包含一个类型字段，用它来识别上面列出的这此描述符的类型。

设备描述符:

字段编号	字段名	字段大小(字节)	字段取值	说明
0	长度	1	数字	描述符的长度(以字节为单位)
1	描述的符类型	1	常数	设备描述符,0x01
2	USB版本号	2	BCD
4	设备类	1	类	类代码
5	设备子类	1	子类	子类代码
6	设备协议	1	协议
7	最大数据包大小	1	数字	8、16、32、64
8	设备供应商	2	ID	供应商ID
10	产品	2	ID	产品ID
12	系列号	2	BCD	出厂编号
14	设备供应商索引	1	索引
15	产品索引	1	索引
16	系列号索引	1	索引
17	配置数目	1	数目

配置描述符:

字段编号	字段名	字段大小(字节)	字段取值	说明
0	长度	1	数字	描述符的长度(以字节为单位)
1	描述的符类型	1	常数	配置描述符,0x02
2	总长度	2	数字	用于配置的返回数据的总长度,包括所有被返回的用于配置的描述符(配置描述符、接口描述符、端点描述符、类或设备供应商自定的描述符)加在一起的长度。
4	接口的数目	1	数字	配置所支持的接口数目。
5	配置值	1	数字	作为Set Configuration的一个参数选择配置值。
6	配置索引	1	索引	描述配置的字符串描述符的索引。
7	属性	1	位段	D7 总线供电 D6 自供电 D5 远程唤醒 D4..0 保留
8	最大供电量	1	毫安	以2毫安为单位

每一个配置描述符都有一个唯一的配置值，用来配置这个设备。配置软件通过使用“Set Configuration”请求配置一个设备。这个配置值是在“Set Configuration”期间的SETUP事务处理的数值字段被指定的。

接口描述符:

字段编号	字段名	字段大小(字节)	字段取值	说明
0	长度	1	数字	描述符的长度(以字节为单位)
1	描述的符类型	1	常数	接口描述符,
2	接口数	1	数字	接口的编号。
3	可选设置	1	数字	用于为在前面的的字段标识出来的接口选择一个可选设置的数值。
4	端点数目	1	数字	本接口所使用的端点数目（0端点除外）。
5	接口类	1	类	类代码
6	设备子类	1	子类	子类代码
7	接口协议	1	协议	协议代码
8	接口索引	1	索引	字符串描述符的索引。

接口数目和可选设置的字段用于支持USB的可选设置特征。设备可以在相同的配置下定义可选的特征。一个支持可选设置的设备将包含一个或多个附加的接口和端点描述符，同样的接口，但是包含可选的设置。

端点描述符:

字段编号	字段名	字段大小(字节)	字段取值	说明
0	长度	1	数字	描述符的长度(以字节为单位)
1	描述的符类型	1	常数	端点描述符,0x05
2	端点地址	1	端点	描述符所描述的USB设备上的端点地址 D0..3 端点号 D4..6 保留 D7 传输方向，0:OUT；1:IN
3	属性	1	位段	D2..7 保留 D0..1 00 控制传输 01 同步传输 10 块传输 11 中断传输
4	最大包大小	2	数字	最大信息包的大小。对于同步端点，该值用于保留进度表中的总线时间，这是每一个时间片传输数据都需要的。
6	间隔	1	数字	数据传输的时候，查询的时间间隔，以微秒为单位。对于块传输端点和控制传输端点，这个字段无效。对于同步端点，这个字段被置为1，对于中断端点，它的值为1-255。

端点描述符定义了在一个给定的设备里实现的实际寄存器。定义了每个寄存器的功能和特定的信息：端点要求的传输类型；传输的方向；带宽需求；查询间隔。

配置软件必须确定USB是否能够支持端点描述所指定的传输，传输所要求的带宽大小在MaxPacketSize字段被指定。如果端点的带宽需求超过了USB的所能提供的带宽，那么设备就不会被配置，而且用户会得到设备没有配置的通知。

本文链接